Контрольная Архитектура Вычислительных Систем вариант 3, номер: 354588

1 Раздел «Характеристики и классификация ВМ. Типовые комбинационные схемы».

1.Синтезировать комбинационную схему по таблице истинности. Определить ее сложность (в вентилях) и время задержки (во временах tз на вентиль) :
В таблице 1 А3 А2 А1 А0 – двоичный код из номера варианта (N mod 16) + 1.

Таблица 1.
X1 X2 X3 Y=F(x1, x2, x3)
0 0 0 1
0 0 1 A0 1
0 1 0 0
0 1 1 1
1 0 0 A1 1
1 0 1 A2 1
1 1 0 0
1 1 1 A3 0

Составить комбинационную схему (КС) по таблице истинности функции (табл.1). Проверить правильность синтеза КС, подав на входы схемы все варианты наборов входных сигналов и сравнив значение логической функции на выходах с заданной таблицей. Определить сложность схемы C в логических элементах и время задержки T, в tзлэ (время задержки на одном логическом элементе).

2. Синтезировать схему одноразрядного полного двоичного сумматора – ОПДС - (без вариантов). Определить ее сложность (в вентилях) и время задержки (во временах tз на вентиль)
Составить комбинационную схему (КС) по таблице истинности функции (табл.1). Проверить правильность синтеза КС, подав на входы схемы все варианты наборов входных сигналов и сравнив значение логической функции на выходах с заданной таблицей. Определить сложность схемы C в логических элементах и время задержки T, в tзлэ (время задержки на одном логическом элементе).
А3А2А1А0 -0111
Таблица 1. Таблица истинности комбинационной схемы
x1 x2 x3 Y=F(x1, x2, x3) Y=F(x1, x2, x3)
0 0 0 1 1
0 0 1 А0 1
0 1 0 0 0
0 1 1 1 1
1 0 0 А1 1
1 0 1 А2 1
1 1 0 0 0
1 1 1 А3 0

3.Синтезировать схему параллельного сумматора с последовательным переносом, составленного из ОПДС. Количество разрядов определяется как N mod 4 + 2. Определить ее сложность (в вентилях) и время задержки (во временах tз на вентиль).
N mod 4 – операция определения остатка от деления N на 4, то есть число от 0 дот 3.

4.Синтезировать схему полного дешифратора с M входами и K выходами, где M = (N mod 3) + 1. Определить ее сложность (в вентилях) и время задержки (во временах tз на вентиль).

II Раздел «Системы памяти».

5. Синтезировать схему ячейки памяти по варианту. Вариант определяется как (N mod 6) + 1:

1) типа 2D на базе RS триггера
2) типа 3D на базе RS триггера
3) типа 2D на базе JK триггера
4) типа 3D на базе JK триггера
5) типа 2D на базе D триггера
6) типа 3D на базе D триггера

Синтезировать схему одной ячейки ОЗУ адресного типа с прямым доступом для устройства типа 3D на RS-триггерах.

6. Построить блок памяти из устройств памяти меньшего объема (можно функциональную схему, без Quartus) : с последовательным распределением адресов по устройствам и с расслоением памяти.

7. Для заданного варианта размещения программы в оперативной памяти, объема основной памяти и заданных характеристик кэш-памяти (варианта отображения строк основной памяти на строки буферной памяти, количества строк буферной памяти, времени обращения к буферной памяти и к основной памяти) рассчитать коэффициент попадания в кэш-память, эффективное время обращения и ускорение при использовании кэш-памяти. Как изменятся рассчитанные параметры при изменении варианта отображения, при повторном выполнении программы (оценить качественно) ?
Объем строки : 16 слов. Объем основной памяти : 1024 слова. Объем КЭШ-памяти : 128 слов;
Вариант отображения: 1,5) прямое отображение; 2, 6) полностью ассоциативная КП; 3, 7) множественно ассоциативная память с 2 множествами; 4, 8) множественно-ассоциативная 2 - канальная;
Время обращения к основной памяти 50 нс, время подкачки (при промахе – считывание всех 16 слов): 400 нс;
Время обращения к КЭШ-памяти (при попадании) : 10 нс;
Программа размещается в адресах с N + 10 по N + 30, с N + 50 по N + 80, с N + 150 по N + 160, затем выполняется цикл с 508 + N по 528 + N адрес 10 – N раз.

IIIРаздел – Организация операционных устройств и процессоров.

8. Построить схемы и временные диаграммы умножения двух 4-разрядных чисел на процедурном умножителе (косвенное умножение)
P = M x K, где M = (N mod 15) + 1, K = (N mod 7) + 1.
Синтезировать схему одной ячейки ОЗУ адресного типа с прямым доступом для устройства типа 3D на RS-триггерах.

9. Построить схемы и временные диаграммы умножения двух 6-разрядных чисел на матричном умножителе Брауна
P = M x K, где M = (N mod 15) + 1, K = (N mod 7) + 1.
Синтезировать схему одной ячейки ОЗУ адресного типа с прямым доступом для устройства типа 3D на RS-триггерах.

10. Построить схемы и временные диаграммы умножения двух 6-разрядных чисел на древовидном умножителе Уоллеса
P = M x K, где M = (N mod 15) + 1, K = (N mod 7) + 1.