Контрольная Узлы и устройства систем телекоммуникаций, вариант 12, номер: 263332

Семестровая работа по курсу «Узлы и устройства систем телекоммуникаций»
Синтез и исследование комбинационных схем, построение типовых схемотехнических узлов.
Вариант 12
Цели работы: Построить типовые схемотехнические узлы. Вспомнить процедуру синтеза комбинационных схем без памяти.
Порядок выполнения работы:
1. Составить комбинационную схему (КС) в соответствии с таблицей истинности по варианту задания (см.варианты первого задания).
Вариант 12
Х3 Х2 X1 Х0 Y
0 0 0 0 0
0 0 0 1 1
0 0 1 0 0
0 0 1 1 0
0 1 0 0 0
0 1 0 1 0
0 1 1 0 1
0 1 1 1 1
1 0 0 0 1
1 0 0 1 0
1 0 1 0 1
1 0 1 1 0
1 1 0 0 0
1 1 0 1 0
1 1 1 0 1
1 1 1 1 1
Определить сложность схемы C в логических элементах и время задержки T, в tзлэ (время задержки на одном логическом элементе).
2. Составить таблицу истинности и КС одноразрядного полного двоичного сумматора (рис. 1). Сумматор имеет три входа: A, B и C и два выхода: S (выход младшего разряда суммы A, B и C) и P (выход переноса при сложении – старший разряд суммы A, B и C). При синтезе схемы можно учесть, что для формирования S и P можно воспользоваться общей подфункцией для сокращения числа логических элементов в схеме.
3. Составить схему параллельного сумматора с последовательным переносом на 4 разряда и проверить ее работоспособность. Схема параллельного сумматора с последовательным переносом на 2 разряда представлена на рис.6. Определить сложность схемы C и время задержки T.

4. Синтезировать схему 4-х разрядного мультиплексора 2x1. Мультиплексор (коммутатор, переключатель) на 1 разряд представляет собой КС, имеющую 2n информационных входов (каналов), n адресных входов, и 1 выход. На выход мультиплексора передается один из входов, двоичный код номера которого подается на адресные входы (рис.9). Мультиплексор на m разрядов представляет собой m одноразрядных мультиплексоров с одной общей схемой выбора канала (дешифратором nx2n). Определить сложность схемы C и время задержки T.

6. Синтезировать регистр, реализующий две операции (в соответствии с заданием в файле «Варианты шестого задания»).
№ варианта Первая операция Вторая операция
12 Сдвиг на 2 разряда вправо Параллельная загрузка

Для регистров хранения и сдвига удобнее всего использовать D-триггеры.
На входе каждого разряда регистра должна быть реализована следующая схема (рис.ККК0).

7. Синтезировать двоичный суммирующий счетчик с последовательным переносом (в соответствии с заданием в файле «Варианты седьмого задания»).
№ варианта Коэффициент счета
12 28